RTL Designer

Описание роли

На позиции RTL Designer вы будете ответственны за разработку и оптимизацию высокопроизводительных функциональных модулей для ASIC на языке Verilog/SystemVerilog. В рамках этой роли вы станете частью технологической команды российской компании, ориентированной на инновационные аппаратные решения. Работая с Verilog/SystemVerilog, вы будете проектировать цифровые блоки, обеспечивать их корректность работы посредством RTL-симуляции и формальных методов верификации (SVA). Одной из ключевых задач является интеграция разрабатываемых модулей в общую систему на чипе, взаимодействие с инженерами схемотехники и участие в архитектурных обсуждениях. Должность подходит специалистам уровня Middle и Senior, готовым взять ответственность за качество и масштабируемость ASIC-дизайна.

Обязанности

* Проектирование и разработка RTL-модулей для ASIC-схем на Verilog/SystemVerilog;
* Проведение RTL-симуляции и анализ результатов работы функциональных блоков;
* Участие в интеграции разрабатываемых модулей в единую систему-на-кристалле;
* Настройка и использование RTL-симуляторов (любой вендор) для верификации дизайна;
* Автоматизация процессов сборки и верификации с помощью скриптов (make, Perl/Python/TCL/Shell);
* Сотрудничество с командой аппаратных инженеров для обсуждения требований и архитектуры;
* Написание и поддержка тестовыхbench’ей и соответствующей документации;
* Поддержка версионного контроля (Git, SVN) и участие в код-ревью;
* Внедрение методов формальной верификации (SVA) для повышения надежности и быстродействия модулей.

Требования

* Опыт разработки RTL не менее 3 лет;
* Глубокие знания Verilog и SystemVerilog;
* Практический опыт использования RTL-симуляторов более 3 лет;
* Уверенные навыки работы в среде Linux;
* Знание английского языка для чтения технической документации и переписки;
* Опыт работы с системами контроля версий Git/SVN;
* Умение писать скрипты на Perl, Python, TCL или Shell;
* Навыки программирования на C и/или ассемблере;
* Опыт работы с ПЛИС от Altera и/или Xilinx и соответствующим ПО;
* Знакомство с методами формальной верификации (SVA) и планированием тестов.

Условия

* Формат работы: гибридная модель (офис в Москве, Санкт-Петербурге, Нижнем Новгороде и Минске), а также возможна полностью удаленная занятость;
* Уровень позиции: Middle, Senior;
* Конкурентоспособная обсуждаемая заработная плата;
* Полный соцпакет по ТК РФ и дополнительные льготы;
* Гибкий график и возможность профессионального роста в международных проектах на рынке ASIC-дизайна.

Этот текст содержит ключевые слова SEO: RTL Designer, ASIC design, SystemVerilog в первых и последних абзацах, а также внутри описания обязанностей и требований.