Инженер по UVM верификации

Описание роли

На позиции Инженер по UVM верификации вы станете ключевым специалистом, отвечающим за функциональную проверку IP-блоков и SoC-интерфейсов. Вы будете разрабатывать и поддерживать автоматизированные верификационные окружения на базе SystemVerilog и UVM, планировать тестовые сценарии и внедрять скриптовые решения для повышения эффективности тестирования.

Ваша ключевая задача — обеспечить высокое качество RTL-моделей для FPGA и ASIC, взаимодействуя со всеми участниками процесса разработки. Вы будете:
• Планировать функциональную верификацию и составлять детальные тест-планы для IP-блоков и систем на кристалле;
• Создавать и настраивать UVM-окружения, подключать и интегрировать VIP-модули для различных интерфейсов (AXI, AHB, OCP, CHI);
• Автоматизировать тестирование с помощью Perl, Python, Tcl и Shell-скриптов;
• Запускать и анализировать регрессионные тесты в CI/CD-системах;
• Плотно взаимодействовать с архитекторами, RTL-девелоперами и программной поддержкой на всех этапах верификации.

Особенности вакансии

• Гибридный формат работы (офис в Москве, Санкт-Петербурге и Нижнем Новгороде, а также удаленно из Минска);
• Социальный пакет по ТК РФ и возможность участия в корпоративных обучающих программах;
• Гибкий график и свободный доступ к внутренним лабораториям для тестов и прототипирования;
• Участие в проектах по разработке передовых IP-блоков для высоконагруженных систем связи и вычислений;
• Возможность посещать профильные конференции и сертификационные курсы по UVM и ASIC/FPGA.

О компании

Российская технологическая компания специализируется на разработке кастомных IP-блоков и систем на кристалле для телекоммуникаций, промышленных контроллеров и дата-центров. В портфеле — успешные проекты с ведущими мировыми производителями чипов и научно-исследовательскими институтами. Компания ценит инновации, профессионализм и непрерывное развитие: сотрудники регулярно проходят внутренние тренинги и обмениваются опытом на технических митапах.